패키지 온 패키지
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1. 개요
패키지 온 패키지(PoP)는 두 개 이상의 칩을 수직으로 쌓아 올린 반도체 패키징 기술이다. PoP는 주로 순수 메모리 스태킹 또는 혼합 로직-메모리 스태킹 형태로 구성되며, PCB 조립 과정에서 하단 패키지를 PCB에 직접 배치하고 그 위에 다른 패키지를 쌓아 리플로우 납땜으로 부착한다. 이 기술은 마더보드 공간 절약, 전기적 성능 향상, 메모리 테스트 용이성, 물류 관리 유연성 등의 장점을 제공한다. JEDEC에서 PoP 관련 표준을 다루며, 2001년 도시바에서 3D IC 패키지 제조를 위한 기술을 개발한 것이 시초이다.
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2. 구성
패키지 온 패키지(PoP)는 널리 사용되는 두 가지 구성이 있다.
- 순수 메모리 스태킹: 둘 이상의 메모리 전용 패키지가 서로 위에 쌓여 있는 형태이다.
- 혼합 로직-메모리 스태킹: 하단에는 로직(CPU) 패키지, 상단에는 메모리 패키지가 있는 형태이다.
PoP 패키징은 삼성, TSMC와 같은 칩 제조업체나 Meizu와 같은 OEM에서 수행할 수 있다.
2. 1. 로직-메모리 스태킹
하단 패키지는 마더보드에 더 많은 BGA 연결을 필요로 하기 때문에 주로 로직 패키지가 하단에 위치한다. 모바일 폰의 시스템 온 칩(SoC) 또는 베이스밴드 모뎀 등이 하단 패키지에 해당될 수 있다.[2]2. 2. PCB 조립
PCB 조립 과정에서 PoP 스택의 하단 패키지는 PCB에 직접 배치되고, 스택의 다른 패키지들은 그 위에 쌓인다. PoP 스택의 패키지들은 리플로우 납땜을 통해 서로, 그리고 PCB에 부착된다.3. 장점
패키지 온 패키지(PoP)는 기존 패키징과 다이 스태킹 기술의 장점을 결합하고 단점을 극복하고자 하는 기술이다.
기존 패키징은 각 다이를 별도 패키지에 넣어 인쇄 회로 기판(PCB)에 배치하는 방식이다. 반면, 3D 다이 스태킹 시스템 인 패키지(SiP)는 여러 다이를 하나의 패키지에 쌓는 기술이다.
임베디드 PoP는 칩을 패키지 하단 기판에 내장하여 더 짧은 전기적 연결과 작은 패키지를 구현한다.
3. 1. 기존 패키징 대비 장점
가장 명백한 이점은 마더보드 공간 절약이다. PoP는 PCB 면적을 훨씬 적게 사용하며, 적층형 다이 패키지와 거의 동일한 수준이다.전기적으로, PoP는 컨트롤러와 메모리 등 상호 운용되는 서로 다른 부품 간의 트랙 길이를 최소화하여 이점을 제공한다. 이는 회로 간의 상호 연결 경로가 짧아 신호 전파 속도가 빨라지고 잡음과 누화가 감소하기 때문에 장치의 전기적 성능을 향상시킨다.
3. 2. 칩 스태킹 대비 장점
패키지 온 패키지(PoP)는 메모리 장치가 로직 장치와 분리되어 있어, 기존 패키징 방식이 스택 다이(Stacked-die) 제품에 비해 가지는 모든 장점을 제공한다.- 메모리 패키지는 로직 패키지와 별도로 테스트할 수 있다.
- 최종 조립에는 '불량 없음' 패키지만 사용된다. 메모리가 불량이면 메모리만 폐기하면 된다. 이는 메모리나 로직 중 하나라도 불량이면 전체 세트가 쓸모없어져 폐기되는 스택 다이 패키지와 대비된다.
- 최종 사용자(휴대 전화 또는 디지털 카메라 제조업체 등)는 물류를 제어할 수 있다. 즉, 로직을 변경하지 않고 서로 다른 공급업체의 메모리를 다른 시기에 사용할 수 있다. 메모리는 최저 비용 공급업체에서 구매할 수 있는 상품이 된다. 이는 최종 사용자의 상류에서 특정 메모리 장치를 설계하고 구매해야 하는 PiP(Package in Package)와 비교했을 때 장점이다.
- 기계적으로 결합되는 모든 상단 패키지를 사용할 수 있다. 로우엔드 전화에는 상단 패키지에 더 작은 메모리 구성을, 하이엔드 전화에는 동일한 하단 패키지로 더 많은 메모리를 사용할 수 있다. 이는 OEM의 재고 관리를 단순화한다. 스택 다이 패키지 또는 PiP의 경우, 정확한 메모리 구성이 몇 주 또는 몇 달 전에 알려져야 한다.
- 메모리는 최종 조립 시에만 합쳐지므로 로직 공급업체가 메모리를 구매할 이유가 없다. 스택 다이 장치의 경우, 로직 공급자는 메모리 공급업체로부터 메모리 웨이퍼를 구매해야 한다.
4. 임베디드 PoP 기술
칩은 패키지 하단의 기판에 내장된다. 이러한 PoP 기술은 더 짧은 전기적 연결을 가진 더 작은 패키지를 가능하게 하며, 어드밴스드 세미컨덕터 엔지니어링(ASE)과 같은 회사에서 지원한다.
5. 표준화 (JEDEC)
JEDEC JC-11 위원회는 하단 PoP 패키지와 관련된 패키지 외형 도면 표준을 다룬다. 문서 MO-266A 및 JEDEC 간행물 95, 설계 가이드 4.22를 참조한다.[1]
JEDEC JC-63 위원회는 상단(메모리) PoP 패키지 핀 배열 표준화를 다룬다. JEDEC 표준 No. 21-C, 페이지 3.12.2 – 1을 참조한다.[2]
6. 기타 명칭
- PoP (Package on Package): 상단 및 하단 패키지를 결합한 것을 의미한다.
- PoPt (Package on Package top): 상단 패키지를 의미한다.
- PoPb (Package on Package bottom): 하단 패키지를 의미한다.
- PSvfBGA (Package Stackable Very thin Fine pitch Ball Grid Array): 하단 패키지를 의미한다.
- PSfcCSP (Package Stackable Flip Chip Chip Scale Package): 하단 패키지를 의미한다.
7. 역사
도시바 연구팀은 2001년에 3D 집적 회로 (3D IC) 패키지 제조를 위한 "시스템 블록 모듈" 웨이퍼 접합 공정을 개발했다.[1][2] 3D 패키지 온 패키지 칩의 가장 초창기 상업적 사용 사례는 2004년에 출시된 소니의 플레이스테이션 포터블 (PSP) 휴대용 게임기였다. PSP 하드웨어는 도시바가 제조한 eDRAM (내장형 DRAM) 메모리를 수직으로 적층된 두 개의 다이로 구성된 3D 패키지 칩에 포함하고 있다.[3] 도시바는 당시 이를 "반(半) 내장형 DRAM"이라고 불렀지만, 이후 적층형 "칩 온 칩" (CoC) 솔루션이라고 칭했다.[3][4]
2007년 4월, 도시바는 8개의 2GB NAND 플래시 칩을 적층하여 제조된 16GB THGAM 내장형 NAND 플래시 메모리 칩인 8층 3D 칩 패키지를 상용화했다.[5] 같은 달, Maxim Integrated의 스티븐 M. 포프와 루벤 C. 제타는 "상부 패키지 기판에 변조 방지 메쉬를 갖는 패키지 온 패키지 보안 모듈"에 대한 특허를 출원했다. 2007년 9월, SK하이닉스는 웨이퍼 접합 공정을 사용하여 24개의 NAND 플래시 칩을 적층하여 제조된 16GB 플래시 메모리 칩을 갖춘 24층 3D 패키징 기술을 선보였다.[6]
참조
[1]
서적
Handbook of 3D Integration: Technology and Applications of 3D Integrated Circuits
https://application.[...]
Wiley-VCH
2008-08-06
[2]
간행물
Development of 3-Dimensional Module Package, "System Block Module"
https://www.tib.eu/e[...]
Institute of Electrical and Electronics Engineers
2001
[3]
서적
25th Annual SEMI Advanced Semiconductor Manufacturing Conference (ASMC 2014)
2014
[4]
웹사이트
System-in-Package (SiP)
http://www.toshiba-c[...]
2010-04-03
[5]
뉴스
TOSHIBA COMMERCIALIZES INDUSTRY'S HIGHEST CAPACITY EMBEDDED NAND FLASH MEMORY FOR MOBILE CONSUMER PRODUCTS
http://www.toshiba.c[...]
Toshiba
2007-04-17
[6]
뉴스
Hynix Surprises NAND Chip Industry
https://www.koreatim[...]
Korea Times
2019-07-08
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